Аннотация
Радиобайланыс жүйелерінде ақпаратты сенімді жеткізу мәселесі қателерді түзету алгоритмдерін жетілдірумен тікелей байланысты. Әсіресе төмен қуатты және нақты уақыт режимінде жұмыс істейтін радиожүйелер үшін есептеу күрделілігі мен аппараттық ресурстарды тиімді пайдаланатын әдістерді қолдану өзекті болып табылады. Осы тұрғыда көпшекті шекті декодтау (КШД) алгоритмдері дәстүрлі итерациялық декодтау тәсілдеріне балама ретінде қарастырылады. Мақаланың мақсаты радиобайланыс арналары үшін көпшекті шекті декодтау алгоритмдерін аппараттық деңгейде іске асыру тәсілдерін зерттеу және олардың тиімділігін талдау. Зерттеу нысаны ретінде қателерді түзету жүйесінің кодер және декодер блоктары алынды. Зерттеу барысында цифрлық жобалау, аппараттық модельдеу және эксперименттік тексеру әдістері қолданылды. КШД алгоритмі Altera Cyclone IV EP4CE6E22C8N FPGA платформасында аппараттық түрде іске асырылып, зертханалық жағдайда тексерілді. Эксперимент нәтижелері 20 итерация кезінде қателік ықтималдығының 10⁻⁸ деңгейіне дейін төмендейтінін көрсетті. Сонымен қатар, алынған аппараттық шешім LDPC және Turbo-кодтармен салыстырғанда FPGA ресурстарын шамамен 40% аз пайдаланып, қуат тұтынуды төмендететіні анықталды. Зерттеу нәтижелері көпшекті шекті декодтау алгоритмдерінің радиобайланыс жүйелерінде, әсіресе төмен қуатты және нақты уақыттағы қолданбаларда тиімді қолданылу мүмкіндігін дәлелдейді. Ұсынылған әдіс ресурстық үнемділігі мен жоғары сенімділігімен ерекшеленеді.